SK하이닉스, 반도체 회로·공정 기술 학술대회서 차세대 D램 기술 로드맵 발표

SK하이닉스는 10일 IEEE VLSI 심포지엄 2025에서 차세대 D램 기술 로드맵을 공식 발표했다.

IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야의 학술대회다. 매년 미국과 일본에서 번갈아 열린다. 차세대 반도체, AI 칩, 메모리, 패키징 등 연구 성과 발표가 이뤄진다. 이번 행사는 일본 교토에서 8일부터 12일까지 진행된다.

차선용 SK하이닉스 미래기술연구원장 CTO는 10일 행사인 3일차 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표를 진행했다.

차선용 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F 스퀘어 VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.

테크 플랫폼은 여러 세대에 걸쳐 적용할 수 있는 기술적인 틀을 의미한다. 4F 스퀘어 VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.

이 중 F2는 D램이 셀 단위로 데이터를 저장하는 상황에서 해당 셀 하나가 차지하는 면적을 의미한다. F는 반도체의 최소 선폭이다. 이에 4F 스퀘어는 한 개의 셀이 2F x 2F 면적을 차지한다는 의미다.

VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다. 기존에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다.

이에 더해 차선용 CTO는 4F 스퀘어 VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. SK하이닉스는 기술 혁신을 통해 해당 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 한계를 극복하고 경쟁력을 확보한다는 방침이다.

여기에 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축한다는 계획이다.

차선용 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 강조했다.

행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나온다. VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과를 공개할 예정이다.